分類: 為什么 常識詞典 編輯 : 常識 發(fā)布 : 08-25

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VHDL語言中對順序語句和并行語句的理解VHDL語言中有條件分支語句（if……t-en……else）和條件賦值語句（w-en……else），選擇分支語句（case……w-en）以及選擇賦值語句（wit-……select）。我注意到其中if……t-en……else和case……w-en都是順序語句，w-en……else和wit-……select都是并行語句，但是存在一個問題，if……t-en……else（順序語句）是直接寫在構(gòu)造體的，而構(gòu)造體內(nèi)語句為并行執(zhí)行；另外，wit-……select（并行語句）是寫在進(jìn)程語句process里面，而process-為順序執(zhí)行，這個是否存在矛盾呢？求達(dá)人解釋1 個答案

答案 1：

VHDL主要是將語句變成電路，所以一些判斷語句都要考慮到延時和用到的門電路。 編碼方式講究簡單直白，越復(fù)雜的邏輯越容易出錯。其實(shí)判斷語句很少用，常用就是狀態(tài)機(jī)和卡諾表。都是有固定的寫法的。

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